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當(dāng)這一切前期環(huán)節(jié)確定以后，就開始我們這篇文章Zui主要的部分了，顯示芯片構(gòu)架的設(shè)計(jì)。一個(gè)設(shè)計(jì)團(tuán)隊(duì)被組織起來定義GPU支持的技術(shù)特征并且制定整個(gè)設(shè)計(jì)工作的日程表（比如團(tuán)隊(duì)1在三周內(nèi)完成反鋸齒單元的設(shè)計(jì))。
在我們深入介紹芯片的設(shè)計(jì)過程之前，我們先來了解一下現(xiàn)在芯片制造公司一般的設(shè)計(jì)流程?，F(xiàn)在，芯片構(gòu)架的設(shè)計(jì)一般是通過專門的硬件設(shè)計(jì)語言Hardware Description Languages(HDL)來完成，所謂硬件設(shè)計(jì)語言（ HDL）顧名思義，是一種用來描述硬件工作過程的語言?，F(xiàn)在被使用的比較多的有 Verilog 、VHDL。這些語言寫成的代碼能夠用專門的合成器生成邏輯門電路的連線表和布局圖，這些都是將來發(fā)給芯片代工廠的主要生產(chǎn)依據(jù)。對(duì)于硬件設(shè)計(jì)語言（HDL）一般的人都基本上不會(huì)接觸到，我們?cè)谶@里只給大家簡(jiǎn)略的介紹一下：在程序代碼的形式上HDL和C也沒有太大的不同，但他們的實(shí)際功能是完全的不同。比如下面這個(gè)Verilog語言中非?；镜囊粭l語句：
always@(posedge clock) Q <=D;
這相當(dāng)于C里面的一條條件判斷語句，意思就是在時(shí)鐘有上升沿信號(hào)的時(shí)候，輸出信號(hào) 'D'被儲(chǔ)存在'Q'。就是通過諸如此類的語句描述了觸發(fā)器電路組成的緩存和顯存之間數(shù)據(jù)交換的基本方式。綜合軟件就是依靠這些代碼描述出來的門電路的工作方式關(guān)系生成電路的。在芯片的設(shè)計(jì)階段基本上都是通過工程師們通過Verilog語言編制HDL代碼來設(shè)計(jì)芯片中的所有工作單元，也決定該芯片所能支持的所有技術(shù)特征。這個(gè)階段一般要持續(xù)3到4個(gè)月（這取決于芯片工程的規(guī)模），是整個(gè)設(shè)計(jì)過程的基礎(chǔ)。
在上述的工作完成后，就進(jìn)入了產(chǎn)品設(shè)計(jì)的驗(yàn)證階段，一般也有一兩個(gè)月的時(shí)間。這個(gè)階段的任務(wù)就是保證在芯片Zui后交付代工廠的設(shè)計(jì)方案沒有缺陷的，就是我們平時(shí)所說的產(chǎn)品的“bug”。這一個(gè)階段對(duì)于任何芯片設(shè)計(jì)公司來說都是舉足輕重的一步，因?yàn)槿绻酒O(shè)計(jì)在投片生產(chǎn)出來以后驗(yàn)證出并不能像設(shè)計(jì)的那樣正常工作，那就不僅意味著繼續(xù)投入更多的金錢修改設(shè)計(jì)，重新投片，還會(huì)在圖形芯片產(chǎn)業(yè)Zui為重視的產(chǎn)品推出速度方面失去先機(jī)。整個(gè)驗(yàn)證工作分為好幾個(gè)過程，基本功能測(cè)試驗(yàn)證芯片內(nèi)的所有的門電路能正常工作，工作量模擬測(cè)來證實(shí)門電路組合能達(dá)到的性能。當(dāng)然，這時(shí)候還沒有真正物理意義上真正的芯片存在，這些所有的測(cè)試依舊是通過HDL編成的程序模擬出來的。
接下來的驗(yàn)證工作開始進(jìn)行分支的并行運(yùn)作，一個(gè)團(tuán)隊(duì)負(fù)責(zé)芯片電路的靜態(tài)時(shí)序分析，保證成品芯片能夠達(dá)到設(shè)計(jì)的主頻；另外一個(gè)主要由模擬電路工程師組成的團(tuán)隊(duì)進(jìn)行關(guān)于儲(chǔ)存電路，供電電路的分析修改。和數(shù)字電路的修正工作相比，模擬工程師們的工作要辛苦的多，他們要進(jìn)行大量的復(fù)數(shù)，微分方程計(jì)算和信號(hào)分析，即便是借助計(jì)算機(jī)和專門的軟件也是一件很頭疼的事情。同樣，這時(shí)候的多有測(cè)試和驗(yàn)證工作都是在模擬的狀態(tài)下進(jìn)行的，Zui終，當(dāng)上述所有的工作完成后，一份由綜合軟件生成的用來投片生產(chǎn)門電路級(jí)別的連線表和電路圖就完成了。
但是，圖形芯片設(shè)計(jì)者不會(huì)立即把這個(gè)方案交付廠家，因?yàn)樗€要接受Zui后一個(gè)考驗(yàn)，那就是我們通常所說的FPGA(Field Programmable Gate Array)現(xiàn)場(chǎng)可編程門陣列來對(duì)設(shè)計(jì)進(jìn)行的Zui終功能進(jìn)行驗(yàn)證。對(duì)于NV30那樣集成一億多個(gè)晶體管超級(jí)復(fù)雜芯片，在整個(gè)使用硬件設(shè)計(jì)語言（HDL）設(shè)計(jì)和模擬測(cè)試的過程中，要反復(fù)運(yùn)行描述整個(gè)芯片的數(shù)十億條的指令和進(jìn)行真正“海量”的數(shù)據(jù)儲(chǔ)存，因此對(duì)執(zhí)行相關(guān)任務(wù)的的硬件有著近乎的考驗(yàn)。我們從下面NVIDIA實(shí)驗(yàn)室的配備可見一斑。
可編程門陣列FPGA模擬驗(yàn)證
現(xiàn)場(chǎng)可編程門陣列FPGA可以能完成任何數(shù)字器件的功能，上至高性能CPU下至簡(jiǎn)單的74電路，都可以用它來實(shí)現(xiàn)。FPGA其實(shí)是一個(gè)包含有大量門電路的邏輯元件,但是它的每一個(gè)門的定義可以有使用者來定義,如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過軟件仿真，我們可以事先驗(yàn)證設(shè)計(jì)的正確性。在PCB完成以后，還可以利用FPGA的在線修改能力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。所以說使用FPGA來開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，更為重要的是大大減少了再出現(xiàn)成品芯片以后反復(fù)修改,投片資金和時(shí)間的消耗,一塊幾千美元的FPGA(這里指目前容量的FPGA）和花費(fèi)數(shù)百萬美元得到一塊成品芯片相比,消耗是微不足道的.
（編者：呵呵，以上文字引用了本站新手入門中的文字,看來新手入門這篇文章已經(jīng)流傳很廣咯）